去耦电容的核心功能是构建 “本地能量蓄水池”，通过两个关键机制保障电路稳定：

• 高频噪声滤除：集成电路（IC）的开关动作会产生陡峭的电流变化（di/dt），这种瞬态电流在电源路径的寄生电感（L）上会产生电压波动（V = L×di/dt）。例如，CPU 在 1ns 内完成 0→100mA 的电流跳变时，若电源路径电感为 10nH，将产生 1V 的噪声电压。去耦电容通过低阻抗特性（在谐振频率以下呈容性），为高频噪声提供就近回流路径，避免其沿电源总线传导。

• 电源电压稳定：当 IC 的工作电流突然增大时（如数字芯片的时钟翻转瞬间），去耦电容可快速释放储存的电荷（Q = C×ΔV），补充电源供应的延迟。例如，3.3V 芯片需要瞬间增加 50mA 电流，若电源响应延迟 10ns，0.1μF 的去耦电容可将电压波动控制在 ΔV = (I×t)/C = (50mA×10ns)/0.1μF = 5mV 以内，远低于芯片的供电容忍范围（通常 ±5%）。

此外，去耦电容还能降低电源平面的阻抗，减少不同电路模块间的噪声耦合，尤其在高频（100MHz 以上）场景中，其作用远胜于线性稳压器（LDO）的滤波效果。

去耦电容的选型需匹配电路的噪声频率特性，常见容值及适用场景如下：

• 0.1μF 陶瓷电容：这是数字电路中最常用的去耦电容，其谐振频率约为 100MHz（取决于封装寄生电感），能有效抑制 10MHz~1GHz 的高频噪声。推荐选用 X7R 材质（温度稳定性好）、0402 或 0603 封装（寄生电感 < 1nH），例如 Murata GRM 系列。在 FPGA、MCU 等高速芯片的电源引脚旁，通常每 2~4 个引脚配置一颗 0.1μF 电容。

• 1μF 陶瓷电容：谐振频率约为 10MHz，适用于滤除 1~50MHz 的中频噪声，常与 0.1μF 电容配合使用，形成宽频带滤波网络。例如，在 DDR 内存模块的 VDD 引脚处，1μF 与 0.1μF 电容并联，可覆盖 5MHz~500MHz 的噪声频段。

• 10μF~100μF 电解 / 钽电容：负责抑制低频（<1MHz）电源纹波，为 IC 提供持续的电流补充。钽电容具有低 ESR（等效串联电阻）特性，适合高纹波电流场景；电解电容成本较低，但体积较大。在电源入口处或大功率芯片（如 DC-DC 转换器）附近，通常放置 10~100μF 电容作为 “能量缓冲池”。

选型时需注意：电容的实际性能受封装影响显著，0201 封装的 0.1μF 电容寄生电感约 0.5nH，而 1206 封装可达 2nH，高频滤波效果相差 4 倍以上。因此，高频场景应优先选择小封装电容。

去耦电容的布局直接决定其有效性，核心原则是 **“缩短能量传输路径，降低回路阻抗”**：

• 贴近电源引脚：电容应放置在 IC 电源引脚（VCC）与接地引脚（GND）之间，两者距离越近越好（理想 <5mm）。例如，STM32 芯片的 VDD 引脚旁，0.1μF 电容的焊盘边缘到引脚边缘的距离应控制在 3mm 以内，避免长走线引入寄生电感。实际设计中，可将电容焊盘与 IC 焊盘通过 “菊花链” 或 “星形” 方式直接连接，减少过孔数量。

• 短走线与低阻抗：电容的电源走线（VCC 至 IC）和接地走线（GND 至 IC）应尽量短且粗（宽度≥0.2mm），形成 “哑铃形” 布局 —— 电容两端的走线长度之和不超过 10mm。接地端优先通过过孔直接连接到地层（避免走表面走线），过孔数量≥1 个（大容值电容建议 2 个过孔），降低接地阻抗。

• 回路面积最小化：去耦电容、IC 电源引脚、IC 接地引脚及地层构成的电流回路面积，直接影响抗干扰能力。面积越小，辐射发射和电磁耦合越弱。例如，0.1μF 电容与 IC 形成的回路面积若从 1cm² 减小到 0.1cm²，高频噪声辐射可降低 20dB（100 倍）。

多层板通过独立的电源层（Power Plane）和地层（Ground Plane），为去耦电容提供理想的工作环境，优化要点包括：

• 电源 / 地层紧邻：将电源层与地层设计为相邻层（间距≤0.2mm），利用两者之间的寄生电容（通常每 cm² 约 1pF）增强整体去耦效果。例如，4 层板的典型叠层（顶层信号、GND、VCC、底层信号）中，GND 与 VCC 层间距 0.1mm，可提供额外的分布式去耦电容，补充分立电容的不足。

• 地层完整无割裂：去耦电容的接地过孔应直接连接到完整的地层，避免地层被信号线开槽或分割。若地层必须分割（如模拟地与数字地分离），则跨区放置的电容需同时连接两个地层，通过电容实现 “虚拟连接”。例如，在数模混合电路中，跨接在 AGND 与 DGND 之间的 100nF 电容，可为高频噪声提供跨区回流路径。

• 电源层分区供电：大电流模块（如 DC-DC 转换器）的电源层应与小信号电路的电源层分区，中间用接地铜皮隔离，每个分区配置独立的去耦电容网络。例如，FPGA 的内核电源（1.0V/5A）与 IO 电源（3.3V/1A）在电源层上分开布局，各自配备 100μF+10μF+0.1μF 的去耦电容组合。

在复杂电路中，单颗去耦电容无法覆盖全频段噪声，需通过 “多容值叠加” 实现宽频带滤波，放置顺序与组合策略如下：

• 按距离排序：高频电容（如 0.1μF）最靠近 IC 电源引脚，中频电容（如 1μF）次之，低频电容（如 10μF）可稍远（但距离仍需 <2cm）。例如，在 CPU 的 VCC 引脚布局中，0.1μF 电容直接贴紧引脚，1μF 电容在其外侧 1~2mm 处，10μF 电容放在 IC 封装边缘，形成 “同心圆” 布局。

• 容值组合原则：相邻容值相差 10 倍左右（如 0.01μF+0.1μF+1μF），避免谐振频率重叠导致滤波凹陷。测试表明，0.1μF（100MHz 谐振）与 10μF（1MHz 谐振）组合，可在 1MHz~500MHz 范围内保持低阻抗（<10Ω），而单一容值电容在谐振点外阻抗会急剧上升。

• 高频电容阵列：对于引脚密集的 BGA 封装芯片（如 FPGA），可在其底部焊盘区域（Bottom Side）均匀布置 0402 封装的 0.1μF 电容阵列，每个电容通过过孔直接连接到内层电源 / 地层。例如，100 引脚的 BGA 芯片底部，按 5×5 阵列放置 25 颗 0.1μF 电容，确保每个电源引脚附近都有电容覆盖。

在工程术语中，Bypass（旁路）与 Decoupling（去耦）常被混用，但两者在功能上存在细微差异：

• Decoupling（去耦）：主要针对 IC 内部产生的噪声，为芯片的瞬态电流需求提供本地能量，防止噪声通过电源总线传导至其他电路。例如，MCU 的内核电源引脚旁的 0.1μF 电容，其作用是 “去耦”，隔离 MCU 自身产生的开关噪声。

• Bypass（旁路）：侧重于滤除从外部传入电源的噪声，为噪声提供接地路径，保护 IC 免受外部干扰。例如，电源入口处的 10μF 电容，其作用是 “旁路”，滤除电网或 DC-DC 转换器传入的低频纹波。

实际应用中，同一颗电容可能同时承担两种功能。区分的关键在于：去耦电容更靠近 IC，关注 “抑制内部噪声外泄”；旁路电容更靠近噪声源（如电源接口），关注 “阻止外部噪声入侵”。在布局上，去耦电容需紧贴负载，旁路电容需紧贴噪声源。

某 5G 基站模块的 FPGA 电路在测试中发现，100MHz 时钟频率下电源噪声达 500mV（远超 3% 的容忍阈值），导致信号眼图闭合。

优化措施：

1. 将原有的 1 颗 1μF 电容替换为 “0.1μF（0402）×4 + 10μF（0805）×1” 的组合；

2. 所有 0.1μF 电容的距离从原 10mm 缩短至 3mm，接地过孔数量从 1 个增加到 2 个；

3. FPGA 底部增加 4 层电源 / 地层叠层，减小寄生电感。

优化结果：电源噪声降至 30mV，眼图恢复正常，信号传输误码率从 1e-6 降至 1e-12。

某医疗设备的 ECG 采集电路中，模拟前端的运放输出存在 50Hz 纹波，影响信号采集精度。

优化措施：

1. 在运放（AD8221）的 VCC 引脚旁增加 10μF 钽电容（旁路），滤除低频纹波；

2. 原 0.1μF 陶瓷电容保留（去耦），形成 “低频 + 高频” 组合；

3. 电容接地端直接连接到独立的模拟地层（AGND），避免与数字地共享路径。

优化结果：50Hz 纹波从 200μV 降至 10μV，满足医疗设备的 1μV 级噪声要求。

• 阻抗测试：使用矢量网络分析仪（VNA）测量电源 / 地平面在 1MHz~1GHz 的阻抗特性，良好的去耦设计应在该频段内保持阻抗 < 20Ω。

• 噪声示波器测量：用 10:1 高频探头（带宽≥1GHz）测量 IC 电源引脚的噪声峰峰值，数字电路应 < 5%×VCC，模拟电路应 < 1%×VCC。

• 布局规则检查：通过 PCB 设计软件的 DRC（设计规则检查）功能，验证电容与引脚的距离（<5mm）、走线长度（<10mm）等参数是否符合规范。

• 盲目增加容值：认为电容越大越好，在 IC 旁放置 100μF 电解电容，反而因寄生电感大，高频滤波效果差于 0.1μF 陶瓷电容。

• 忽略接地路径：电容的电源走线很短，但接地端通过长导线连接到远处的地，导致整体回路阻抗过高，滤波失效。

• 容值重复叠加：同时放置 0.1μF 和 0.01μF 电容，两者谐振频率接近（约 100MHz 和 300MHz），未形成有效互补，不如 0.1μF+1μF 组合。

• 过孔数量不足：大容值电容（如 10μF）仅用 1 个过孔接地，过孔的寄生电感（约 1nH）会显著降低低频滤波效果，建议 2~4 个过孔并联。

去耦电容的布置是 “细节决定成败” 的典型案例，其效果不仅取决于选型，更依赖于毫米级的布局精度。工程师需结合电路的噪声特性、IC 的电流需求及 PCB 的叠层结构，制定针对性的去耦方案，才能在高速与精密电路设计中实现 “零噪声” 目标。