电源完整性（PI）是保障 PCB 稳定工作的关键，其核心指标包括电源噪声（纹波与噪声≤5% 额定电压）、电压降（IR Drop≤100mV）与接地阻抗（≤0.1Ω），而堆叠设计通过电源层、地层的规划与去耦电容的协同，直接影响 PI 性能。需从电源层设计、地层优化、去耦电容与堆叠配合三大维度，构建低阻抗、低噪声的电源分配网络（PDN）。

电源层设计的核心是降低电源阻抗，需通过合理规划层面积、分割方式与铜箔厚度实现。电源层面积需尽可能大，满铺铜箔可减小直流电阻（如 1mm 厚的铜箔，面积 100mm×100mm，直流电阻约 0.001Ω），降低 IR Drop；对于多电源种类（如 1.2V、3.3V、5V），需采用电源层分割设计，分割边界需远离高速信号走线（≥2mm），避免分割区域的参考平面不连续导致的信号干扰。分割方式需根据电流大小选择：大电流电源（如 5V/10A）需采用完整电源层，避免分割导致的电流集中；小电流电源（如 1.2V/1A）可采用局部电源岛，通过过孔与主电源层连接，减少层间资源浪费。铜箔厚度选择需匹配电流需求，根据公式 I=K×A×√t（K 为系数，铜箔取 0.048；A 为铜箔截面积，mm²；t 为时间，s），如 10A 电流持续 1s，需铜箔厚度≥35μm（截面积 0.21mm²），因此大电流电源层（如 CPU 供电）需采用 70μm 厚铜箔，小电流电源层（如 IO 供电）可采用 12μm 薄铜箔。

电源层与地层的耦合电容是 PDN 高频去耦的关键，需通过控制两者间距提升耦合效果。层间电容计算公式为：C= (ε0×εr×A)/d，其中 ε0 为真空介电常数（8.85×10^-12 F/m），εr 为基材相对介电常数，A 为重叠面积（m²），d 为层间距（m）。例如，100mm×100mm 的电源层与地层，采用 Dk=4.2 的 FR-4 基材，层间距 0.1mm，可计算出耦合电容约 3.7nF，该电容在 100MHz 以上频率的阻抗≤0.5Ω，能有效抑制高频电源噪声。因此，堆叠设计中需将电源层与地层紧邻，层间距控制在 0.1-0.2mm，且两者重叠面积≥90%，避免因过孔、分割导致的重叠面积减小（重叠面积每减少 10%，耦合电容下降约 10%）。对于多电源层设计，需采用 “电源 - 地 - 电源 - 地” 的交替结构，如 12 层 PCB 的层序 “信号 1 - 地 1 - 电源 1 - 地 2 - 电源 2 - 地 3 - 信号 2 - 信号 3 - 地 4 - 电源 3 - 地 5 - 信号 4”，确保每个电源层都有对应的紧邻地层，最大化耦合电容。

地层优化需构建低阻抗接地网络，减少接地噪声与地弹。地层需优先采用完整满铺设计，避免分割（除非与电源层分割对应），完整地层的接地阻抗可控制在 0.05Ω 以下，而分割地层的阻抗可能升至 0.5Ω 以上。对于多层 PCB，需设置主地层（通常为中间层），所有信号层的接地过孔都需连接至主地层，且过孔间距≤10mm，形成 “接地网格”，降低接地阻抗的频率依赖性（如 100MHz 时接地阻抗≤0.1Ω）。不同类型地层需差异化设计：模拟地层需与数字地层分开，避免数字噪声干扰模拟信号，两者通过单点连接（如在电源入口处连接）；射频地层需满铺并密集打孔（孔间距≤λ/20，λ 为射频信号波长），形成电磁屏蔽，减少辐射噪声；功率地层（如电机驱动电路的接地）需采用厚铜箔（≥70μm），并与信号地层分开，避免功率电流干扰信号回流。

去耦电容的布局需与堆叠设计协同，确保电容与电源 / 地层的连接路径最短，降低寄生电感。堆叠设计中需在电源层与地层之间预留去耦电容的安装位置，电容焊盘需紧邻过孔，过孔直接连接电源层与地层，形成 “电容 - 过孔 - 电源层 / 地层” 的短路径（路径长度≤2mm），寄生电感可控制在 1nH 以下。不同频率的去耦电容需匹配不同的堆叠位置：高频去耦电容（1nF-100nF，如 0402 封装）需靠近芯片电源引脚，且位于信号层与紧邻的电源 / 地层之间，利用层间短路径实现高频去耦；低频去耦电容（1μF-100μF，如 0603 封装）可分布在 PCB 边缘，连接至主电源层与主地层，用于抑制低频电源纹波。此外，去耦电容的数量需根据电源噪声需求计算，公式为 C=ΔI×Δt/ΔV（ΔI 为电流变化量，Δt 为开关时间，ΔV 为允许噪声），如 CPU 电源的 ΔI=1A、Δt=1ns、ΔV=50mV，需去耦电容总容量≥20nF，实际设计中需在此基础上增加 20% 冗余，并选用不同容值的电容组合（如 10nF+1nF），覆盖更宽的频率范围（100kHz-1GHz）。

PI 性能验证需通过仿真与测试实现：仿真可使用 ANSYS PIExpert、Cadence Allegro PI 等工具，进行 PDN 阻抗仿真（目标阻抗需≤ΔV/ΔI，如 ΔV=50mV、ΔI=1A，目标阻抗≤50mΩ）、IR Drop 仿真（确保全板 IR Drop≤100mV）与电源噪声仿真（纹波与噪声≤5% Vnom）；测试则需使用示波器（配合电流探头、电压探头）测量电源噪声，使用 LCR 表测量接地阻抗，确保实际性能符合设计要求。若仿真或测试不达标，需优化堆叠参数，如增大电源层面积降低 IR Drop、减小电源 / 地层间距提升耦合电容、增加去耦电容数量抑制噪声。