在高速 PCB 设计中（信号速率≥5Gbps），堆叠设计对信号完整性（SI）的影响占比超过 40%，不当的层叠结构会导致阻抗不匹配、串扰、信号衰减等问题，直接影响设备性能。需通过参考平面优化、层间距控制、阻抗匹配设计三大核心策略，构建 “低损耗、低干扰” 的堆叠环境，保障信号稳定传输。

参考平面的合理设置是信号完整性的基础，其核心作用是为高速信号提供低阻抗回流路径，减少回流噪声与串扰。堆叠设计中需遵循 “一信号层一参考平面” 原则，且参考平面需保持连续完整：对于微带线结构（信号层位于表层，下方为参考平面），参考平面需覆盖信号走线的全部投影区域，避免出现 “参考平面缺口”—— 当缺口宽度超过信号波长的 1/20（如 10Gbps 信号波长约 15mm，缺口需≤0.75mm）时，会导致阻抗突变（偏差可达 20% 以上），引发信号反射。对于带状线结构（信号层位于两层参考平面之间），上下参考平面需完全覆盖信号层，且层间无过孔密集区域，防止过孔破坏参考平面连续性。

不同类型信号的参考平面需求存在差异：高速差分信号（如 PCIe 6.0）需共享同一参考平面，且差分对布线需对称分布在参考平面上方，避免因参考平面不对称导致的共模噪声；射频信号（如 5G 毫米波）需采用 “信号层 - 接地层 - 信号层” 的屏蔽结构，接地层需满铺铜箔并密集打孔（孔间距≤λ/20，λ 为射频信号波长），形成电磁屏蔽腔，减少辐射损耗；低速控制信号（如 I2C）对参考平面要求较低，可共享参考平面，但需与高速信号层保持足够距离（≥2mm），避免串扰。此外，参考平面的接地方式也需优化，如采用单点接地（低频信号）或多点接地（高频信号，接地孔间距≤10mm），降低接地阻抗。

层间距控制是调节信号衰减与串扰的关键，需根据信号速率与阻抗要求精准设计。对于高速信号的损耗控制，需平衡介质损耗与辐射损耗：当信号速率≥10Gbps 时，介质损耗占主导，需减小信号层与参考平面的层间距（如控制在 0.1-0.2mm），缩短信号在介质中的传输路径，同时选用低 Df 基材（如 PPO，Df≤0.004）；当信号速率在 1-5Gbps 时，辐射损耗占比上升，需适当增大层间距（0.2-0.3mm），减少信号辐射。串扰控制方面，需通过调整相邻信号层的间距与走线方向：平行走线的相邻信号层间距需≥3 倍线宽（如线宽 0.2mm，间距≥0.6mm），交叉走线可减小间距（≥1 倍线宽）；对于高串扰风险的信号（如 DDR5 地址线与数据线），需在相邻信号层之间增加接地层，利用接地层的屏蔽作用将串扰控制在 - 40dB 以下。

阻抗匹配设计需通过堆叠参数（层间距、基材 Dk、铜箔厚度）与走线尺寸协同实现，核心是将信号阻抗控制在设计目标值（如 50Ω、90Ω）的 ±10% 以内。微带线阻抗计算公式为：Z0= (60/√Dk) × ln (8h/w + w/(4h))，其中 h 为信号层与参考平面间距，w 为线宽；带状线阻抗计算公式为：Z0= (60/√Dk) × ln ( (4h + w)/(0.475w + h) )，h 为上下参考平面间距的一半。在堆叠设计中，需根据阻抗目标反推层间距与线宽：例如设计 50Ω 微带线，选用 Dk=3.8 的 FR-4 基材，铜箔厚度 18μm，可计算出当 h=0.15mm 时，线宽 w=0.2mm，此时阻抗偏差可控制在 ±5%。对于差分信号，还需控制差分阻抗（如 100Ω），需通过调整差分对间距（通常为线宽的 2-3 倍）与层间距实现，如 100Ω 差分微带线，在 h=0.15mm、w=0.2mm 时，差分对间距需设为 0.4mm。

实际设计中需结合仿真工具验证信号完整性，如使用 ANSYS SIwave、Cadence Allegro SI 等软件，对堆叠结构进行阻抗仿真、串扰仿真与眼图仿真：阻抗仿真需扫描全板信号走线，确保阻抗偏差≤±10%；串扰仿真需模拟 worst-case 场景（如相邻信号同时切换），确保串扰值≤-30dB；眼图仿真需在信号接收端生成眼图，确保眼高≥20% Vpp、眼宽≥50% UI，无明显码间干扰。通过仿真发现问题后，需反向优化堆叠参数，如增大层间距降低串扰、调整基材 Dk 优化阻抗，形成 “设计 - 仿真 - 优化” 的闭环。