分割边界无铜区域宽度不足（<1mm），电场耦合增强，噪声通过电容耦合串扰。

分割边界未放置接地过孔或过孔间距过大（>10mm），无法形成电磁屏障，噪声通过辐射串扰。

跨分割边界的信号走线未做隔离处理，信号回流路径断裂，引入噪声串扰。

扩大分割边界无铜区域宽度至 2-3mm，若空间紧张，可采用 “沟槽 + 接地过孔” 组合（沟槽宽度 0.5mm，过孔间距≤5mm），噪声串扰可从 - 25dB 降至 - 40dB 以下。例如，工业控制 PCB 中，将 1.2V 与 3.3V 域的分割边界宽度从 0.8mm 增至 2mm，串扰值从 - 28dB 降至 - 38dB。

在分割边界两侧放置接地过孔阵列，过孔间距≤λ/20（λ 为最高噪声频率波长，如 100MHz 噪声 λ=3m，过孔间距≤15mm），形成 “接地屏障”。例如，5G PCB 的射频电源域边界，用 0.3mm 接地过孔按 10mm 间距排列，辐射噪声从 42dBμV/m 降至 30dBμV/m。

避免信号走线跨分割边界，若必须跨域，需在跨域处放置接地过孔（距离走线≤0.5mm），提供回流路径；同时采用差分走线，增强抗干扰能力，串扰可进一步降低 5-10dB。

电容选型不当，未采用高频特性好的 C0G 材质，高频时容值衰减严重（如 X5R 材质 1GHz 时容值衰减 50%）。

电容放置距离电源引脚过远（>3mm），寄生电感增加（>2nH），高频阻抗升高。

接地过孔数量不足或距离电容过远，接地寄生电感大，高频噪声无法有效泄放。

更换为 C0G 材质的高频 MLCC，如 0402 封装 10nF C0G 电容，1GHz 时容值衰减≤5%，高频阻抗≤15mΩ；同时增加小容值电容（如 1nF、2.2nF），覆盖 100MHz-1GHz 频段，PDN 阻抗可控制在 50mΩ 以内。

重新布局电容，确保到电源引脚距离≤2mm，优先采用 “电容 - 引脚 - 接地过孔” 的 L 型路径（总长度≤4mm），寄生电感可从 2.5nH 降至 0.8nH。例如，服务器 FPGA 电源引脚的 10nF 电容，距离从 3.5mm 调整至 1.5mm，100MHz 时 PDN 阻抗从 80mΩ 降至 45mΩ。

在电容焊盘旁增加接地过孔，数量按电流匹配（如 10nF 电容配 1 个 0.3mm 过孔），过孔距离电容≤1mm，接地寄生电感≤0.5nH；同时将电容焊盘与电源平面的连接过孔直径增大至 0.4mm，降低连接阻抗。

信号参考平面为分割后的电源平面，分割线与信号走线平行，导致参考平面断裂，回流路径不连续。

分割区域的铜箔边缘不平整（蚀刻偏差 > 0.1mm），阻抗突变点增加。

未在分割断裂处放置补偿电容或接地过孔，无法提供替代回流路径。

调整分割线方向，使其与信号走线垂直，断裂处长度≤信号波长的 1/20（如 DDR5 信号波长 12mm，断裂处≤0.6mm），阻抗偏差可从 ±20% 降至 ±10%。例如，DDR5 PCB 中，将与走线平行的分割线调整为垂直，阻抗突变从 65Ω 降至 55Ω（目标 50Ω）。

优化分割蚀刻工艺，控制铜箔边缘偏差≤0.05mm，减少阻抗突变点；同时在分割区域边缘采用 “圆弧过渡”（半径≥0.5mm），避免直角导致的电场集中。

在参考平面断裂处放置跨接电容（容值 1-10nF，C0G 材质）或接地过孔（间距≤5mm），提供信号回流路径。例如，PCIe 5.0 信号的参考平面断裂处，放置 10nF 跨接电容，眼高从 15% Vpp 恢复至 28% Vpp，满足 SI 要求。

电源域铜箔面积不足，电流密度超过 2A/mm²（铜箔允许最大电流密度 1-2A/mm²，取决于厚度）。

分割后的电源域之间的连接铜箔过窄（<2mm），电流集中导致局部过热。

去耦电容未与大电流路径串联，无法分担电流压力。

增大电源域铜箔面积，根据电流密度公式 S=I/J（J 为电流密度，取 1.5A/mm²），10A 电流需铜箔面积≥6.7mm²，实际设计中预留 20% 冗余，面积≥8mm²；同时增厚铜箔（从 35μm 增至 70μm），电流承载能力提升 1 倍。

加宽电源域之间的连接铜箔至 3-5mm，若空间受限，可采用 “多段铜箔并联”（如 3 条 2mm 铜箔），总宽度≥6mm，局部电流密度可控制在 1A/mm² 以下，温度从 95℃降至 75℃。

在大电流路径上并联多颗大容值去耦电容（如 100μF 钽电容），每颗电容分担 1-2A 电流，减少铜箔电流压力；同时在电容旁放置散热过孔（间距≤5mm），将热量传导至其他层，进一步降低温度。