CISC（复杂指令集）：如 x86 架构，指令功能丰富（单条指令可完成复杂操作，如内存复制），指令长度可变（1-15 字节），优势在于减少指令条数、降低软件编译复杂度，适配桌面端、服务器等需要复杂运算的场景。但复杂指令需更多硬件电路支持，导致芯片面积增大（同工艺下 CISC 芯片面积比 RISC 大 20%-30%），且部分复杂指令执行周期长（3-5 个时钟周期），在高频场景下易成为性能瓶颈。

RISC（精简指令集）：如 ARM 架构，指令长度固定（多为 32 位），指令功能单一（单周期执行），优势在于硬件电路简单、时钟频率易提升（同工艺下 RISC 芯片频率比 CISC 高 15%-20%），且功耗更低（每指令功耗比 CISC 低 30%-40%），适配移动端、嵌入式等低功耗场景。但精简指令需更多指令条数完成复杂任务，对软件编译优化要求更高，若编译器优化不足，可能导致实际性能低于预期。

优化方向：采用 “混合指令集” 设计，如 ARMv8-A 架构支持 32 位 ARM 指令与 64 位 AArch64 指令，兼顾兼容性与高性能；引入 “扩展指令集”，针对特定场景（如 AI 运算、加密解密）增加专用指令（如 ARM 的 NEON 指令集、x86 的 AVX 指令集），单条扩展指令可完成 16-32 次浮点运算，算力提升 4-8 倍。

流水线深度：浅层流水线（3-5 级）优势在于控制简单、分支预测错误代价低（错误时需回退的阶段少），适合低频率、低功耗场景（如嵌入式芯片）；深层流水线（8-10 级）可提升时钟频率（同工艺下 10 级流水线频率比 5 级高 30%-50%），适合高频、高算力场景（如服务器 CPU）。但深层流水线存在 “气泡” 风险 —— 当分支预测错误或数据依赖时，流水线会出现空闲周期（气泡），导致实际吞吐量下降，例如 10 级流水线的分支预测错误代价是 5 级的 2 倍。

调度逻辑优化：采用 “动态流水线调度”，通过硬件层面的乱序执行（Out-of-Order Execution），将无依赖的指令重新排序执行，减少气泡产生。例如，CPU 通过保留站（Reservation Station）缓存待执行指令，检测到数据依赖时，优先执行其他就绪指令，使流水线利用率从 60% 提升至 85% 以上；引入 “超标量设计”，在同一时钟周期内发射多条指令（如 4 发射、8 发射），配合多组执行单元（ALU、FPU），指令吞吐量较单发射设计提升 3-7 倍。

缓存层级与容量：L1 缓存（一级缓存）集成在核心内部，容量小（32-128KB）、速度快（访问延迟 1-3 个时钟周期），用于存储当前执行的指令与数据；L2 缓存（二级缓存）多为核心私有，容量中等（256KB-8MB），访问延迟 5-10 个时钟周期，承接 L1 缓存的未命中数据；L3 缓存（三级缓存）多为多核心共享，容量大（8MB-1GB），访问延迟 15-30 个时钟周期，服务于多核心间的数据共享。合理的容量分配可显著提升缓存命中率 —— 例如，将 L1 数据缓存从 32KB 增至 64KB，命中率从 85% 提升至 90%，内存访问次数减少 10%，芯片整体性能提升 5%-8%。

映射策略优化：采用 “组相联映射” 替代直接映射，平衡命中率与硬件复杂度。直接映射（1 路组相联）硬件简单，但冲突率高（不同内存地址映射到同一缓存块时会覆盖）；全相联映射（N 路组相联）冲突率低，但硬件开销大（需对比所有缓存块标签）。组相联映射（如 8 路、16 路）将缓存分为多个组，每个组包含 N 个缓存块，内存地址映射到指定组后，仅需对比该组内 N 个标签，命中率接近全相联，硬件开销仅增加 20%-30%。此外，引入 “缓存预取” 技术，通过硬件预测后续可能访问的数据（如顺序预取、关联预取），提前将数据从内存载入缓存，使缓存命中率进一步提升 5%-10%。